`timescale 1ns / 1ns
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2024/02/28 14:55:48
// Design Name: 
// Module Name: SIM_fifo_TB
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module SIM_fifo_TB(

    );

reg clk ,rst;

localparam P_CLK_PORIED = 20;


initial begin
    rst = 1;
    #100
    @(posedge clk) rst = 0;
end


always begin
    clk = 0;
    #(P_CLK_PORIED/2);
    clk = 1;
    #(P_CLK_PORIED/2);

end

fifo_top fifo_top_u0(
   .i_clk           (clk),
   .i_rst           (rst)

    );

// testfifo testfifo_u0(
//     .clk(clk),
//     .rst(rst)
//     );



endmodule
